AM3352BZCZA100
Trajtoj
Ĝis 1-GHz Sitara™ ARM® Cortex®
-A8 32-Bita RISC-Procesoro
- Koprocesoro NEON™ SIMD
– 32KB de L1-Instrukcio kaj 32KB de Datuma Kaŝmemoro Kun Unu-Eraro
Detekto
– 256KB de L2-Kaŝmemoro Kun Erara Korekta Kodo (ECC)
– 176KB de Sur-blato Boot ROM
– 64KB de Dediĉita RAM
– Emulado kaj Sencimigo - JTAG
- Interrompa Regilo (ĝis 128 Interrompaj Petoj)
Sur-blata Memoro (Komuna L3 RAM)
– 64KB de Ĝeneral-Uza Sur-blata Memorregilo (OCMC) RAM
– Alirebla por Ĉiuj Majstroj
- Subtenas Retenadon por Rapida Vekiĝo
Eksteraj Memoraj Interfacoj (EMIF)
– mDDR(LPDDR), DDR2, DDR3, DDR3L
Regilo
- mDDR: 200-MHz-horloĝo (400-MHz-datumrapideco)
- DDR2: 266-MHz Horloĝo (532-MHz datumrapideco)
- DDR3: 400-MHz-horloĝo (800-MHz-datumrapideco)
- DDR3L: 400-MHz Horloĝo (800-MHz Datumrapideco)
– 16-Bita Datuma Buso
– 1GB de Tuta Adresebla Spaco
- Subtenas Unu x16 aŭ Du x8 Memor-Aparataj Agordoj
- Ĝenerala-Uza Memorregilo (GPMC)
- Fleksebla 8-Bita kaj 16-Bita Nesinkrona Memora Interfaco Kun ĝis Sep Elektoj de Pecetoj (NAND, NOR, Muxed-NOR, SRAM)
– Uzas BCH-kodon por subteni 4-, 8- aŭ 16-bit ECC
- Uzas Hamming-Kodon por Subteni 1-Bitan ECC
- Modulo pri Erara Lokilo (ELM)
- Uzita kune kun la GPMC por Loki Adresojn de Datumaj Eraroj de Sindromaj Polinomoj Generataj Uzante BCH-Algoritmon
- Elportas 4-, 8-, kaj 16-bitojn po 512-bajtaj blokaj eraroj-loko bazitaj sur BCH-algoritmoj
Programebla Realtempa Unuo-Subsistemo kaj Industria Komunikado-Subsistemo (PRU-ICSS)
- Subtenas Protokolojn kiel EtherCAT®, PROFIBUS, PROFINET, EtherNet/IP™ kaj pli
- Du Programeblaj Realtempaj Unuoj (PRUoj)
- 32-Bita Ŝarĝo/Stoka RISC-Procesoro Kapabla Funkcii ĉe 200 MHz
- 8KB de Instrua RAM Kun Unu-Erara Detekto (Pareco)
- 8KB de Datuma RAM Kun Unu-Erara Detekto (Pareco)
- Unu-Cikla 32-Bita Multobligilo Kun 64-Bita Akumulilo
- Plibonigita GPIO-Modulo Provizas ShiftIn/Out Subtenon kaj Paralelan Riglilon sur Ekstera Signalo
- 12KB de Komuna RAM Kun Unu-Erara Detekto (Pareco)
– Tri 120-bajtaj Registrobankoj Alireblaj de Ĉiu PRU
- Interrompa Regilo (INTC) por Pritraktado de Sistemaj Enigo-Okazaĵoj
- Loka Interkonekta Buso por Konekti Internajn kaj Eksterajn Majstrojn al la Rimedoj Ene de la PRU-ICSS
- Ekstercentraloj Ene de la PRU-ICSS:
- Unu UART-Haveno Kun Fluaj Kontrolaj Stiftoj,
Elportas ĝis 12 Mbps
– Unu Plibonigita Kapto (eCAP) Modulo
- Du MII Ethernet-Havenoj kiuj Subtenas Industrian
Eterreto, kiel ekzemple EtherCAT
- Unu MDI-haveno
Potenco, Restarigi, kaj Horloĝo-Administrado (PRCM) Modulo
- Kontrolas la eniron kaj eliron de Stand-By kaj Profund-dorma reĝimoj
- Respondeca pri Dorma Sekvencado, Potenca Domajna Ŝaltilo-Malŝaltita Sekvencado, Vekiĝo-Sekvencado kaj Potenca Domajna Ŝaltilo-Sekvencado
– Horloĝoj
- Integrita 15- ĝis 35-MHz Altfrekvenco
Oscilatoro Uzita por Generi Referencan Horloĝon por Diversaj Sistemoj kaj Ekstercentraj Horloĝoj
- Subtenas Ebligi kaj Malebligi Individuan Horloĝon
Kontrolo por Subsistemoj kaj Ekstercentraj al
Faciligu Reduktan Elektron-Konsumon
- Kvin ADPLL-oj por Generi Sistemajn Horloĝojn
(MPU Subsistemo, DDR-Interfaco, USB kaj Ekstercentraloj [MMC kaj SD, UART, SPI, I2C], L3, L4, Eterreto, GFX [SGX530], LCD Pixel Clock)
